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文檔簡介
1、在通信系統(tǒng)中,由于信道噪聲的存在使得傳輸的信號發(fā)生改變,從而在接收端發(fā)生錯誤。因此差錯控制作為提高傳輸可靠性的關鍵技術,已成為通信領域多年來的研究熱點。1993年C.Berrou等人提出的Turbo碼具有接近Shannon極限的性能,被看作是信道編碼理論發(fā)展史上的一個里程碑。Turbo碼由于其優(yōu)越的性能被第三代移動通信系統(tǒng)選定為信道編碼的標準之一。 由于在Turbo碼的迭代譯碼過程中信息序列需經過反復的交織與解交織,從而導致非常
2、可觀的譯碼延時,而Turbo碼譯碼器的結構也決定了其譯碼算法的較大運算量。因此,如何減少譯碼時延,快速高效地實現Trurbo碼編譯碼器具有重要的研究價值和應用前景。目前,主要是從譯碼算法上進行改進,也可采用并行譯碼技術通過增加譯碼器數量來減少譯碼時延。 本論文給出了一種基于純整數運算的Turbo譯碼算法FPGA實現方案。通過采用流水線技術和模塊復用等優(yōu)化設計,可以大大提高譯碼速度,減少資源消耗。整個設計用 Verilog HDL
3、語言描述,在Altera的Stratix Ⅱ系列芯片上實現。 論文分為六章,第一章為緒論,介紹了Turbo碼和FPGA硬件實現相關背景。第二章為Turbo碼的基本思想與編碼結構,分別介紹了編碼器和交織器結構等。第三章討論了譯碼器的結構,并通過仿真分析比較了傳統(tǒng)的MAP算法、LOG-MAP算法和新型純整數LOG-MAP算法。第四章介紹了新型純整數LOG-MAP算法的FPGA實現方案。第五章介紹了Turbo碼譯碼器FPGA實現的性能
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