65nm NOR Flash Memory工藝下的耐高壓電源軌ESD保護電路的設計與實現.pdf_第1頁
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文檔簡介

1、電源軌靜電放電(ESD)鉗位電路常被用來保護集成電路的電源軌并為靜電提供合適的放電路徑,以此來簡化整個芯片的設計難題。
　　 本篇論文在比較了各種CMOS工藝ESD保護電路的結構及性能后,采用了PMOS結構完成了Intel65nm NOR Flash Memory工藝中耐高電壓(3V)的電源軌靜電放電(ESD)鉗位電路的設計工作,并使用恒定電流傳輸線脈沖(TLP)系統在晶圓片上對候選電路分別進行了電學壓力測試。本篇論文還結合作者

2、自己的工作經驗,對全芯片中。ESD保護電路的布局進行了討論,提出了使用人體模式(HBM)ESD電路模型來進行仿真,從而全面分析全芯片ESD的方法。
　　 在綜合考慮了ESD放電性能、版圖面積與可靠性等因素之后,最后選擇了“帶耦合電容的級聯MVT(耐壓2V)PMOS結構”的電源軌ESD鉗位電路作為新產品中的正式電路。該電路在傳輸線脈沖測試中具有和參考電路相當的放電性能,能夠實現在2kV HBM ESD中把電源軌的峰值電壓鉗制在6V

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