低功耗3D NoC綜合設計優(yōu)化算法研究.pdf

1、由于高性能的互連需要更復雜的片上系統(tǒng)(System on Chip,SoC)設計，傳統(tǒng)的總線系統(tǒng)架構會導致不可預知的信號延遲，產(chǎn)生更多的功耗。片上網(wǎng)絡(Network on Chip，NoC)的出現(xiàn)，替代了納米級的總線系統(tǒng)架構。然而，隨著集成電路按照摩爾定律的規(guī)律發(fā)展，芯片中核的數(shù)量持續(xù)增多，2D NoC已經(jīng)無法滿足系統(tǒng)的性能需求，3D NoC應運而生，開辟了片上互連的新領域。
　　3D NoC垂直方向的設計原理如下，首先在芯片層

2、上使用硅穿孔技術（Through-Silicon-Vias，TSV），然后用互連線將多層芯片連接在一起。3D NoC的出現(xiàn)解決了許多來自半導體產(chǎn)業(yè)的關鍵問題。因此進行3D NoC的研究具有很大的現(xiàn)實意義。
　　路由器作為NoC結構中至關重要的部分，在整個系統(tǒng)設計中起了很大的作用。因此，關于路由器的位置和相關連接的算法的研究已經(jīng)廣泛而深入。其中，路由器合并算法是一種有效的減小路由器功耗和網(wǎng)絡資源面積（路由器和互連線的面積總和）的方法

3、。
　　本文結合了3D NoC片上網(wǎng)絡和路由器合并算法，提出了一種增量式的，基于物理因素的路由器合并算法的3D NoC綜合方法。首先，把給定應用程序的通訊網(wǎng)絡圖，進行分層，生成對應的3D NoC的Mesh結構，然后，在此基礎上，迭代的進行基于TSV和帶寬的聯(lián)合驅(qū)動的路由器合并算法。在芯片面積增加比例大小的約束下，盡可能的合并所有可以合并的路由器，使得TSV的數(shù)量減少，系統(tǒng)功耗降低。最終得到一個優(yōu)化的3D NoC拓撲結構。這個方法在

4、芯片面積的約束下，不僅可以減少TSV的數(shù)量，還能降低系統(tǒng)的功耗，減小路由器和互連線的面積。實驗結果證明本文提出的算法是簡潔有效的，可以在系統(tǒng)功耗，網(wǎng)絡資源面積和TSV數(shù)量方面都有所改善。
　　從實驗中可以看出，使用本文提出的算法后的結果和常規(guī)的3D NoC結構相比，芯片面積平均只增長了3％，卻使得系統(tǒng)功耗平均降低了33％，網(wǎng)絡資源面積減少了41％，TSV的數(shù)量減少了11％；而和應用基于帶寬驅(qū)動的路由器合并算法之后的結果相比，芯片面