高能效低抖動時鐘數據恢復電路的關鍵技術研究與設計.pdf

1、隨著高速SerDes鏈路傳輸距離和傳輸速率的應用需求不斷攀升，信道非理想特性引起的傳輸信號失真和誤碼問題已變得愈發(fā)嚴重，而時鐘數據恢復電路用于解決接收端數據的抖動問題，是決定高速SerDes系統(tǒng)誤碼率性能的關鍵模塊;同時，物聯網應用浪潮的興起，使得芯片的高能效實現已成為產品的關鍵競爭力。本文對時鐘數據恢復電路及其主要模塊的高能效和低抖動設計等關鍵技術進行了研究，通過理論分析并給出了實際的芯片設計驗證。
　　時鐘數據恢復電路的重要功

2、能就是從輸入數據中恢復出時鐘信號再利用此恢復時鐘來重定時失真的數據，其抖動性能是關鍵指標，現有技術常犧牲功耗或電路復雜度來減小抖動。本文提出一種緊湊型1/4速率單環(huán)路結構，通過將正交壓控振蕩器和相位插值器兩者結合在同一個時鐘數據恢復環(huán)路里，消除了雙環(huán)路結構所需的多相時鐘產生環(huán)路，從而在降低電路復雜度的同時減少了額外的功耗和抖動來源，在輸入數據率10.3125Gb/s下，恢復時鐘和數據的峰峰值抖動分別為1.14ps和1.21ps，在1.1

3、V電源電壓下的總功耗為4.8mW，對應能效達到0.47mW/Gb/s，占用芯片面積為0.55mm2;另外，本文針對正交壓控振蕩器提出一種峰值注入耦合技術，通過控制耦合電流大小且只在電感電容壓控振蕩器輸出的波峰附近注入電流，相比傳統(tǒng)并聯耦合結構最小化耦合電流及其對相位噪聲性能的惡化，在2.6GHz輸出頻率附近的相位噪聲為-121.6dBc/Hz，功耗為3.63mW，對應FoM達到184dBc/Hz。所設計時鐘數據恢復電路和正交壓控振蕩器等

4、主要模塊在SMIC40nm CMOS工藝實現，仿真和部分測試驗證了設計思想。
　　分頻器用來提供時鐘數據恢復電路所需頻率和相位關系的參考時鐘信號。一般來說，多標準的高速SerDes系統(tǒng)會被要求單芯片集成，高速分頻器就需要具備寬帶可編程特性;而為了節(jié)省功耗和芯片面積，通常希望多通道時鐘數據恢復電路共享參考時鐘電路，這就要求低功耗分頻器至少能夠產生正交輸出信號，但現有工作通常以功耗換取速度，且無法在高速下實現可編程正交輸出。本文提出一

5、種可編程分頻器和正交分頻器的級聯結構，通過將可編程分頻器產生的較低頻信號再由正交分頻器處理，降低了產生正交輸出的設計難度和功耗;另外，本文針對可編程分頻器提出一種基于靈敏放大器結構觸發(fā)器，通過采用正反饋增強型動態(tài)鎖存級改善功耗和延遲性能，在低功耗下實現高速操作，最高工作頻率為14.8GHz，在1.1V電源電壓下的功耗為0.54mW，對應能效達到27.38GHz/mW。所設計可編程正交分頻器在SMIC40nm CMOS工藝實現并測試驗證。

6、
　　電壓基準源用來產生時鐘數據恢復電路所需不隨工藝、電源電壓和溫度變化的參考電壓信號。隨著片上系統(tǒng)的快速發(fā)展，高速SerDes系統(tǒng)需要電壓基準源具備良好的電源噪聲抑制能力，且要保證寬溫度范圍內參考電壓的穩(wěn)定性;隨著時鐘數據恢復電路設計不斷向深亞微米級工藝發(fā)展，電壓基準源要能夠在1V甚至更低的電源電壓下工作;而移動電子設備的逐漸增多，使得低功耗成為電壓基準源設計的必要條件，但現有結構總是無法兼顧低功耗、低溫度系數和高電源抑制比性能

7、。本文提出一種高性能的亞閾值CMOS電壓基準源，利用負反饋增強型的低壓共源共柵結構確保PTAT亞閡值電流的電源噪聲抑制能力，電源抑制比最差可達到-55.0dB@30kHz;同時，通過分析設計亞閾值區(qū)MOS管的VGs電壓的負溫度系數并與流過它的PTAT電流進行溫度補償，溫度系數平均值可達到19.1ppm/℃@-40℃-120℃，且在0.7V電源電壓下的總功耗為8.9μA。所設計CMOS電壓基準源在SMIC40nm CMOS工藝實現并測試驗