基于納米工藝的高速自適應(yīng)均衡技術(shù)的研究與實現(xiàn).pdf

1、當(dāng)今無線通信系統(tǒng)、光纖通信系統(tǒng)和背板傳輸系統(tǒng)等各類通信系統(tǒng)為人們提供了高質(zhì)量、高便捷的信息服務(wù)，極大促進了人們的生活和社會的發(fā)展。隨著通信技術(shù)的高速發(fā)展，由于信道的衰減、串?dāng)_以及反射等非理想因素，高速信號在傳輸過程中會發(fā)生失真的現(xiàn)象也越來越嚴(yán)重。均衡正是通過對信道傳輸特性進行補償來處理碼間串?dāng)_(ISI)的一種技術(shù)，其目的是提高信號完整性，降低系統(tǒng)誤碼率。然而，隨著信號速率的增加，高速均衡器尤其是自適應(yīng)高速均衡器的設(shè)計與實現(xiàn)面臨著嚴(yán)峻的挑

2、戰(zhàn)，需要在電路工作速度、補償能力、自適應(yīng)性以及面積和功耗等方面進行優(yōu)化，并實現(xiàn)它們之間的良好折中，以滿足通信系統(tǒng)日益增長的技術(shù)要求。本文對高速串行通信中的自適應(yīng)均衡器的結(jié)構(gòu)進行了研究，并在均衡結(jié)構(gòu)優(yōu)化的基礎(chǔ)上，采用CMOS工藝設(shè)計了多個應(yīng)用于接收端的高速均衡器并進行了流片和驗證。
　　本文首先從頻域和時域的角度分析了高速背板信道的的損耗、串?dāng)_、反射及噪聲等非理想特性對信號傳輸?shù)挠绊憽?jù)此結(jié)合已有的主流均衡技術(shù)及其適應(yīng)條件，基于AD

3、S仿真平臺對典型的背板信道進行了仿真，通過分析比較，綜合考慮面積、功耗和可行性等因素，選取優(yōu)化的線性均衡器(LE)和判決反饋均衡器(DFE)組合方案，為后續(xù)均衡器結(jié)構(gòu)與電路的研究設(shè)計打下了基礎(chǔ)。
　　根據(jù)仿真得到的組合均衡器結(jié)構(gòu)，本文設(shè)計了用于接收端的高速前饋均衡器(FFE)+DFE組合均衡器。通過分析比較波特間隔均衡器(BSE)和分?jǐn)?shù)間隔均衡器(FSE)的特性，選取FSE結(jié)構(gòu)來減小頻譜混疊和采樣偏差的影響。針對傳統(tǒng)的DFE結(jié)構(gòu)很

4、難滿足高速DFE設(shè)計要求的問題，本文采用半速率結(jié)構(gòu)以提高信號的傳輸速率和時鐘信號的準(zhǔn)確性。此外，在FFE電路的設(shè)計過程中，采用有源并聯(lián)電感峰化技術(shù)來增加延遲線帶寬。在此基礎(chǔ)上，本文基于TSMC0.18μm CMOS工藝設(shè)計實現(xiàn)了FFE+DFE的高速均衡器，并進行了流片和測試。測試結(jié)果顯示其在6.25Gb/s的傳輸速率下均衡輸出眼圖的水平張開度達到0.84UI，可以很好地補償信道在6.25GHz處達22dB的衰減。
　　在成功設(shè)計了

5、高速FFE+DFE組合均衡器的基礎(chǔ)上，本文進一步研究并設(shè)計了一個10Gb/s連續(xù)時間線性均衡器(CTLE)+DFE組合均衡器，解決了由于FFE的帶寬受工藝截止頻率的限制以及延遲電路對工藝偏差敏感所導(dǎo)致的組合均衡器工作速度受限的問題。通過分析比較無源RLC濾波器和有源差分濾波器兩種結(jié)構(gòu)的特點，設(shè)計了基于有源差分濾波器的CTLE，并在電路中引入了調(diào)諧功能，使CTLE能夠有效地對信道進行補償。本文基于TSMC0.18μm CMOS工藝設(shè)計實現(xiàn)

6、的CTLE+DFE組合均衡器已成功流片并進行了測試，測試結(jié)果顯示在10Gb/s的傳輸速率下均衡輸出眼圖的水平張開度達到0.63UI，對在10GHz處衰減達31dB的信道有很好的均衡作用。
　　在對組合均衡器的結(jié)構(gòu)和電路以及其自適應(yīng)實現(xiàn)方式充分研究的基礎(chǔ)上，本文采用IBM0.13μmBiCMOS工藝設(shè)計實現(xiàn)了20Gb/s+的CTLE+DFE的自適應(yīng)均衡器。其中，CTLE采用基于斜率比較的自適應(yīng)結(jié)構(gòu)，并對電路進行了優(yōu)化，減小了電路的面

7、積和功耗。DFE中抽頭系數(shù)的更新則采用模擬LMS算法電路，實現(xiàn)了速度和性能的良好折中。同時，為了滿足20Gb/s及以上信號速率的時序要求，DFE的主體結(jié)構(gòu)采用半速率預(yù)處理結(jié)構(gòu)以降低反饋路徑的延遲時間。本文的最后給出了所設(shè)計的自適應(yīng)均衡器的芯片照片和測試結(jié)果，整個芯片包括焊盤在內(nèi)的芯片面積為0.78×0.8mm2。測試結(jié)果表明當(dāng)速率為20Gb/s的信號經(jīng)過20GHz處的衰減達20dB，反射達13dB的背板信道時，信道末端的眼圖早已完全閉合